【インタビュー】ムーアの法則の限界とその先(1) - 東京大学・桜井貴康教授に聞くとっぽ

【インタビュー】ムーアの法則の限界とその先(1) - 東京大学・桜井貴康教授に聞く
http://www.asyura2.com/0311/bd32/msg/683.html
投稿者とっぽ日時 2004 年 1 月 02 日 11:13:45:OhNus5n6NGOT.

【インタビュー】ムーアの法則の限界とその先(1) - 東京大学・桜井貴康教授に聞く
2004/1/1

　東京大学国際・産学共同研究センター生産技術研究所第3部、IEEEフェローの桜井貴康教授
ムーアの法則とは、Intelの創設者の一人であるGordon Moore氏が提唱した法則で、「半導体チップの上に集積されるトランジスタの数は2年ごとに倍増する」というもの(※注:18ヶ月毎ともいわれる)。現時点では維持されていると言われるこの法則も、最近は限界が近づいているのではないかと様々に議論が起きている。

限界が近づいているという意見の根拠の一つは、微細化の限界だ。最新のITRS2003 Editionでは、2018年にはMPUの物理ゲート長は7nmに達するとしている。現時点でも、このクラスの大きさのトランジスタは試作されているが、理論的にも実験的にも、微細化の限界であるとみなされている。

しかし、もっと直近の問題が、ムーアの法則の維持を困難にする可能性があるという指摘もある。それが、消費電力・リークの問題だ。最近でもCPUの最大発熱量は100Wに達するものもあり、強力な冷却機構を用意することが可能なハイエンドサーバ系は良いとしても、家庭やオフィスで一般的に使う廉価なコンシューマ向けパソコンでは、CPUの最大発熱量の100Wという数字は、ほぼ上限に近いだろう。この消費電力はしかし、放っておけば今後一層、いや激増してしまうかもしれないという議論がある。

そのような中で、昨年10月、TransmetaのEfficeon TM8000が正式に発表になった。新しいCMS(Code Morphing Software)技術やパフォーマンス・レスポンスアップも注目されたが、新しい省電力技術「LongRun2」にも大きな注目が集まった。電圧や駆動周波数に加えて、トランジスタのスレッショルド電圧まで動的にコントロールし、プロセッサのリーク電流を大幅に削減するという画期的な触れ込みだった。現時点ではまだ、その技術の詳細は明らかにされていない。このEfficeonの発表会で、東京大学国際・産学共同研究センター生産技術研究所第3部、IEEEフェローの桜井貴康教授がビデオ講演を行った。桜井氏は、省電力回路技術等を専門とされており、Transmetaのエンジニアとも長年の協力関係があったという。このため、Efficeonの発表会で講演することになったようだ。そこで今回、東京大学を訪れ、桜井教授にプロセッサの将来像、そして、ムーアの法則はどうなるのか、についてお話を伺ってきた。

○IEDM2003を終えて

-- IEDM2003が終わりましたが、いかがでしたでしょうか。

私は設計を専門にしているので、IEDMは普通はカバーしないのですが、たまたま今回、電力関係で、「誰が電力問題を解くか」というパネルディスカッションがありまして、パネリストの一人として参加してきました。ローパワーというのは業界を挙げてのテーマなのですが、私は、昨年2月のISSCCでこれに関する基調講演をしました。基調講演は3人行いまして、私の前に(Intel共同創設者・名誉会長の)ムーア氏がムーアの法則について述べて、私がそのムーアの法則の最大の難関がパワーだという観点で述べました。その時の資料をお見せしますが、近年に至るまで、パワーが急速に大きくなってきていて、90年代頃から駆動電圧が下がり始めたけれども、引き続き増えていて、2001年には100Wを超えるチップが出てきました。これからも登場してくると見られています。

何故パワーが増えるのかというと、スケーリング則・プロセスの微細化にその原因があります。微細化するのはいいのですが、微細化するにもかかわらず、いつも1cm角くらいのチップを使い続けている。微細化すれば本当はZ80はもっと小さくなるはずなのに、そのようには使わず、同じ大きさで作っている。すると(トランジスタ数が増えるので)必ずパワーが大きくなるのは分かっていて、ですからこれは設計が悪くなったのではなく、普通に作れば誰でもパワーが増えてしまいます。

パワーには2つの成分があります。一つはダイナミック成分と呼ばれているものと、それからリークによるパワーで、この2つが問題になっています。ダイナミックパワーというのは、クロックを動かせば消費される電力で、リークというのはクロックを動かしていても止めていても、トランジスタがオフになっても流れている電力です。今まで問題だったのはダイナミックパワーで、今までの消費電力の増大は概ねダイナミックパワーによるものでした。ところが最近、リークの方が急速に増えていることが明らかになっています。年代でダイナミック成分とリーク成分をそれぞれ見てみると、あと何年かで(半導体メーカーの)誰もがダイナミックパワーとリークパワーがクロスすると見られています。Intelなどは既にクロスしていて、リークの方が多くなっています。

パワーが問題と言いますが、クロックを止めれば止まるダイナミックパワーは、電圧を下げていけば割と小さくすることができるはずですが、リークの方は、電圧を下げるとかえってしきい値(トランジスタのスレッショルド電圧)を下げなければならないので、しきい値が下がると(サブスレッショルドリークが)指数関数的に増えてしまいます。Intelなどは既に、次の世代では60%がリークだと言っています。

-- 次の世代とはPrescott世代ですか。

Intelの研究者の話ですが、彼らが設計を実際に経験している世代では60%がリークだと言っています。正確にどのチップかと言うことはわかりません。その前の世代のチップは(リーク成分は)10%だそうです。なので10%のリークだと思っていたら、1世代でいきなり60%がリークになったということで、このリークパワー(電力消費)というのはある日突然くるんです。今までは、リークは無視するというのが慣例であって、Intel以外の他のチップというのは、今はまだリークがそれほど問題にはなっていないと言っていますが、来るときはきますので、一般論として、リークパワーが今後問題になるでしょう。最近、消費電力が問題だと声高に言われていますが、それは概ねリークを指していると思います。

ダイナミックパワーは、ゲート当たりで考えると、(プロセスを微細化するにつれて)下がるんです。集積度があがるので、チップ当たりのダイナミックパワーは増えますが、ゲート当たりのパワーは下がります。けれど、リークの方はゲート当たりでさえ増えますから、(集積度の上昇と相まって)これは大変なことになります。

このトレンドで将来を予測してみると、ダイナミックはこのままじわりと増えていきます。ところがリークというのが途中から突然ぐわっと出てきます。ただ、もうチップのパワーは100Wを超えていますから、使う方としてはほとんど限界です。すると10年後には使う側の要望と、できあがる製品の間に100倍の開き…チップ1つで10kWの消費電力というありえない数値になるわけです。ですからこの問題を解決しない限り、先に進めなくなります。小さくはできますが、トランジスタを沢山積めない。トランジスタを積めないということは、機能が増えないと言うことですから…それは良くないです。これが、消費電力問題の本質です。

この本質は、トランジスタの材料を変えても、変わりません。トランジスタという今の原理を使っている限り、構造とか材料では解決できないものです。この解決については、システムや回路といった技術でしのがなければならないと考えられています。ゲートのリークについては、High-k膜を作れば、プロセス技術で解決できますが、サブスレッショルドリークについては、High-kを使ってもだめです。

サブスレッショルドリークが何故今問題になっているかというと、微細化されたからです。壊れないために電圧を下げなければならない。電圧を下げているにもかかわらず、しきい値が高いままだと、トランジスタが非常に遅くなってしまいます。電圧を下げて、しかも普通に動かすためには、しきい値を下げます。電圧を下げる、しきい値を下げる、リークが多くなる、これは非常に簡単な、古典的な、昔から予測されていた問題です。それが、そらきたぞ、という事です(笑)。

-- サブスレッショルドリークは何で決まるのですか。

概ねスレッショルド電圧で決まります。

-- チャネル部の電界とは関係ないのですか。

電界とはあんまり関係がないんですね。電界があろうがなかろうが、山(しきい値)を低く設定せざるをえない。そうすると、…

-- 熱的な話ですか。

熱的な話ですね。(キャリアの運動エネルギーの)ボルツマン分布で、熱的に(しきい値を)超える部分がリークとなります。(しきい値の)山が高ければ、ボルツマン分布の山の上の方しか流れていきません。トランジスタを切ったと言っても、単に(しきい値の)山を高くしているだけで、熱的に分布しているある部分はかならずリークします。だからちなみに、温度を大きく下げれば(キャリアの熱運動エネルギーの分布が下がるので)リークは大丈夫です。しかしそれはそれで問題があるし、冷やすためのパワーが要ります。

-- パネルディスカッションでは結局どのようなお話にまとまりましたか。

この本質は周知の事実なので、非常に大きな問題だという話になりました。たぶん回路システムが加わらないと解決しませんね、というのがこの問題に対する方針になりました。そして、ゲートリークパワーは、プロセスが解決すると。それからアーキテクチャレベルで解決すべきところもまだまだあるだろう、ということになりました。パネルディスカッションの結論としては、テクノロジや回路、システムなどの関係者全員がまとまらないと解決しませんね、というものでした。当たり前といえば当たり前ですが、一つの技術で解決できる問題ではないということです。全員でよってたかって解決しないとパワーの問題は解消されないということです。

○基板バイアス技術

プロセッサというのはアーキテクチャやソフトウェアも関与しますから、ある意味解決しやすい分野ではあると思います。そのような中で、TransmetaのLongRun2テクノロジなどは、この問題に着眼しています。もちろんIntelもやっています。Intelはしきい値をアダプティブにコントロールする技術を研究しています( http://pcweb.mycom.co.jp/news/2002/02/19/17.html )。今までしきい値というのは、工場で作ったら、それを使うしかなかったのですが、これを可変にすることを考えました。まず工場では、しきい値はばらつきます。リークの多いデバイスは、消費電力が多くて使えないので、しきい値を高くします。しかし速度のスペックは満たします。このように製造後にしきい値を変えられると便利なのですが、実はトランジスタには基板端子という第4の端子があって、この電圧、あるいはウェルの電圧をかえてやると、しきい値が変わります。こうした基板端子を使ってしきい値をコントロールする技術(基板バイアス技術)が、今後重要になってくるだろうと思います。学会レベルでは10年くらいいろいろと研究されていて、日本のメーカーもやっていますし、日立製作所ではSH(SuperH)で実際に使っています。そこでは、スタンバイ時のリークを止めるためにそうした技術を使ってきましたが、今度は動いているときのリークも削減するために、基板バイアスを使う場合が出てくるでしょう。

この基板バイアス技術を使うためには、基板バイアスを変えると、しきい値が変わらなければならないのですが、それはデバイス設計に因るんですよ。効きやすいデバイスと、効きにくいデバイスがあって、各社それが非常に違います。どういうわけか。これを使うということになったら、実はテクノロジサイドにもいろいろな大きなインパクトがあって、使う場合と使わない場合で、デバイス設計の最適化が異なります。

-- SOIなどはどうするのでしょうか。

そうです。SOIはその面で言うと非常にヤバイと思います。パソコンに入ってくるようなチップについて、リークが大きくなってくると問題になると思います。今のSOIでは基板バイアスが使えません。SOIにも基板はあるのですが、絶縁されているだけに、20V程度の大きな電圧をかけてやらないと、しきい値がかわらない。もちろん全く使えないわけではなくて、基板バイアスコントロールができるSOIデバイスの研究などもなされていますが…。

こういうコントロールをしないと、なかなかリークの問題は解決しない。今後、ますます微細化が進んで、ほとんどの消費電力がリークに因るようになったとき、何か手があるかというと、そんなには無いんですよ。だから非常に大きな問題なのです。Intelなどは一番最初にその波をかぶっているので、ものすごく真剣に考えています。日本の製品はまだそこまで高速をねらっていないので、まだその波をかぶっていませんが、いずれはかぶりますよね。

-- LongRun2というのは、この(基板バイアス)技術を使っていると考えてよろしいのですか? LongRun2は、スレッショルド電圧を動的に変化させるとは言っているのですが、それが基板バイアス技術によるものだとは言っていないので…。

それは私の口からは…(笑)。業界として(基板バイアスのことを)誰もが考えていることは事実です。

-- 共同研究はされたのですか?

それはありません。ただ、TransmetaはIntelなどに比べてローパワー指向で、われわれの研究室もローパワー指向なので、あそこにはいろいろな友達がたくさん居ることは確かです。何十年来の、基板バイアスを世界で一緒に研究しはじめた人もいますし。だからといって基板バイアスをやっているかどうかは知りませんが(笑)。

○配線遅延問題

-- ムーアの法則の今後を占う上で、消費電力の問題とともに、配線遅延の問題もあると思うのですが。微細化によってゲートの速度は上がりますが、配線による遅延が大きくなります。

そうですね。先日のパネルでは、配線の方がよっぽど問題だというコメントもありました。トランジスタのリークも大きな問題だが、配線をおろそかにしていいわけではないと。まず、配線の遅延についてアーキテクチャのレベルで言うと、配線は近くに、ということになると思います。最終的には長距離配線を無くすか、あっても使用頻度を減らす。まぁそうした考えで全てのアプリケーションがうまくいくのかどうかわかりませんが、少なくともローカルメモリをうまく利用して、遠くのものをなるべく減らすと。人間も、それぞれの頭に回路とメモリを持っていて、だいたいそれで行けると。時々こうしてコミュニケーションを取る(笑)。それで成り立っているわけですから。近くではいくらでもバンド幅を高くしてコミュニケーションしてくれてもいいのですが、アメリカとの電話回線はあんまり使わないと…コストが高い。そういうアーキテクチャがあるかというと、あるのではないかと。ある意味並列的なアーキテクチャになるのではないかと思います。

-- やっぱりマルチコアになって、しかもメモリ共有型ではなく、コアごとにメモリを持つというような形ですか。

はい。遠くのコミュニケーションは高い、というのが原則です。高い、というのは時間がかかる。なので、そんなことを沢山やるのではなくて、時々やって、あとは自省していると…そういう形で世の中うまくいっているので…。チップがそのようになるには時間がかかると思いますが、方向性としてはそうなると思います。

それからもう一つは、チップをスタックしようという話があります。2次元ですと、どんどん広がって(距離が遠くなって)しまいますが、縦方向に広げれば、どの方向にも近い。従って、3次元化というのはRC遅延(配線遅延)の問題を助けてくれるだろうというのは、一般的な期待です。

一方、配線は太ければ抵抗が少なくRC遅延が少ないです。厚い配線層を作れば、それなりにRC遅延が少なくなるのですが、それに適した5μm程度の配線層がありません。今は1μmくらいしか配線層の厚さがないので…5μmが欲しいのですが、それはパッケージングなどと協調して…実装とLSIの連携が大事ではないかと考えています。直近ではバッファでしのぐというのが一般的だと思いますが。

-- 配線遅延の問題に絡めて、非同期回路技術などはどうなのでしょうか。

非同期はあると思いますが、問題はレベルです。まず、ゲートレベルの非同期はないと思います。非常にオーバーヘッドが大きいので。そもそも非同期にすると、クロックを入れると言うよりも、ハンドシェイクを行うのですごくオーバーヘッドが大きいのです。ゲートレベルではありえないと思います。今考えられているのはGALSといって、Globally Asynchronous Locally Synchronous(大域的に非同期で、局所的に同期)です。短距離は同期して今まで通り、だけど長距離はオーバーヘッドが大きいので、それは非同期になりうるし、たぶんそういう方向になっていくと思います。でも…意外にいまだにそうはなっていませんが。

Intelの人の話を聞くと、今、頭の痛い問題は3つあると。一つはパワーの問題。一つはばらつきだと。もう一つは、クロック分配だというんです。パワーの問題は先ほど述べたとおりです。ばらつきですが、結構製造ばらつきは減っていないんですが、電圧は減っています。低電圧になってくると、しきい値のばらつきが非常に大きく見えてしまうという問題があります。遅延のばらつきが非常に大きくなってしまうのです。微細化のトレンドは変えようがありませんから、ばらつきの問題がクローズアップされてきています。

そこでIntelは次のようなことを考えています。一つのチップの回路ブロックには、余裕を持って動いているものと、ぎりぎりで動いているものがあります。クロックは同時性を保証しているわけですが、ぎりぎりで動いている回路ブロックについては、すこしクロックタイミングを遅らせて、逆に余裕のある回路ブロックについてはタイミングを早めてやったほうがいいわけです。その方が全体的にパフォーマンスがアップします。これをタイムボローイングと言いますが、こういう調整場所がチップの中に何十個もあります。この何十もあるタイミングポイントをポストプロセス(製造後工程)で調整すると、周波数が結構10%～20%程度ぐっと上がったりします。これを個別のチップレベルでやります。チップには予めプログラマブルな遅延素子が入っていて、製造後にチップ一つ一つについて調整します。

これをIntelは昨年のISSCCで発表しました。日本でも実は産総研が割と早くから研究していて( http://pcweb.mycom.co.jp/news/2003/06/12/06.html )、30もあるパラメタをうまく決める際に、遺伝的アルゴリズムを使うといいと言っています。このようなポストファブリケーション、製造した後にいろいろとチューニングしていくという概念、が重要で、今の話はクロックを変えたと言うことですが、その他にもいろいろと可能性があると思います。IntelのAdaptive Body Biasの技術もそうした技術の一環とみることができます。リークの削減も重要ですが、こうした遅延のばらつきに対しても必ず必要ではないかと思います。

最後のクロッキングですが、問題だ、問題だと言われている割には、結構なんとかなっていますが…もう少し上がってくると長距離の配線にAsynchronousを使うことは可能性はあるんではないでしょうか。今でも、チップ間というかボード間というか、通信は非同期ですね。Etherもなにも皆非同期でやってます。ですから遠いところは基本的に非同期が効率がいいわけです。そもそも同時性がないわけですから。だから、今の世界のシステムをだんだんチップに収めていくという中で、やっぱり非常にグローバルなところは、Asynchronousなほうが良く、クロックが分配できなくなってくる。クロックの同時性が保てなくなって来たときに、Asynchronousというのはあると思います。

(古林高)

【インタビュー】ムーアの法則の限界とその先(2) - バーチャルからフィジカルへ
http://pcweb.mycom.co.jp/news/2004/01/01/02.html
へ続きます。

【レポート】AMD Hammerも採用するSOIとは - 沖電気に聞くSOIテクノロジ(1)
http://pcweb.mycom.co.jp/news/2002/10/31/27.html

【レポート】次世代回路設計技術 - Asynchronous DesignにおけるSDIモデル(1)
http://pcweb.mycom.co.jp/news/2003/07/14/11.html

【レポート】増大するプロセッサの消費電力(1) - 省電力化のセオリーとは
http://pcweb.mycom.co.jp/news/2003/04/04/21.html

【レポート】LSIの省電力と高性能を両立できる基板バイアス(Body Bias)技術
http://pcweb.mycom.co.jp/news/2002/02/19/17.html

【特集・特別企画】

コンパクトなボディにTVチューナを搭載! これがあればDVD/HDDレコーダーいらず!? EDiCube MW2300シリーズ
マザーボードセレクション 2003 Winter ～Athlon 64/Prescott対応マザーほか～
自分好みの緊急用ブートCDをつくろう! ～Bart's PE Builder～

　次へ　前へ

Ψ空耳の丘Ψ32掲示板へ

フォローアップ:

投稿コメント全ログ　コメント即時配信　スレ建て依頼　削除コメント確認方法

★阿修羅♪　http://www.asyura2.com/ 　since 1995

　題名には必ず「阿修羅さんへ」と記述してください。
掲示板,ＭＬを含むこのサイトすべての
一切の引用、転載、リンクを許可いたします。確認メールは不要です。
引用元リンクを表示してください。