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破綻危機の東芝に、5-6年先後??実現可能か!? 3D NANDフラッシュは200層クラスの超高層化で2Tbitの超
http://www.asyura2.com/14/it12/msg/239.html
投稿者 怪傑 日時 2017 年 6 月 18 日 18:44:15: QV2XFHL13RGcs ifaMhg
 

破綻危機の東芝に、5-6年先後??実現可能か!?
3D NANDフラッシュは200層クラスの超高層化で2Tbitの超々大容量へ
http://gansokaiketu.sakura.ne.jp/newsindex5-3-naiyou-1.htm#2017-06-18-破綻危機の東芝に、5-6年先後??実現可能か!?

3D NANDフラッシュは200層クラスの超高層化で2Tbitの超々大容量へ
http://pc.watch.impress.co.jp/docs/news/1059981.html


〜国際メモリワークショップ(IMW) 2017レポート
  福田 昭2017年5月17日 12:23


 3D NANDフラッシュ(3次元構造のNANDフラッシュメモリ)の大容量化が、一段と進展する可能性が見えてきた。米国カリフォルニア州モントレーで開催中の国際学会「国際メモリワークショップ(2017 IEEE 9th International Memory Workshop(IMW 2017))」のチュートリアルで2017年5月14日に、3D NANDフラッシュの記憶容量をさらに拡大する展望が示されたのだ。

 今年(2017年)2月の時点で、3D NANDフラッシュ技術によるシリコンダイ当たりの最大容量は512Gbit(64GB)に達していた。メモリセル(具体的にはワード線層)の積層数を64層に増やすとともに、従来と同様にTLC(1個のメモリセルに3bitを格納する)方式を導入した結果、実用的な大きさで512Gbitを収容可能なシリコンダイが開発された。

 具体的には、東芝とWestern Digitalの共同開発グループと、Samsung Electronicsがそれぞれ、64層の3D NANDフラッシュ技術による512Gbitの大容量シングルダイを国際学会ISSCCで2017 年2月に発表した(記事64層の3D NAND技術で512Gbitの大容量データをシングルダイに収容参照)。シリコンダイの面積はそれぞれ、132平方mmと128.5平方mmである。ほぼ同じ大きさであるとともに、量産可能な大きさだと言える。


200層の「超高層ビルディング」を建設する技術

 3D NANDフラッシュの記憶容量拡大は、メモリセルの積層数を増やすことで主に実現されてきた。試作発表レベルで見ると、16層で16Gbit(2009年)、24層で128Gbit(2013年)、32層で128Gbit(2014年)、48層で256Gbit(2015年)、64層で512Gbit(2016年)とシリコンダイ当たりの記憶容量を急激に拡大してきた。層数の多さだけで言えば、72層の3D NANDフラッシュの開発発表(記憶容量は256Gbit、2017年4月)がある。

 ここで重要なのは今後、積層数をどこまで増やせるかだ。IMW 2017のチュートリアルで東芝は3D NANDフラッシュ技術を解説し、メモリセルの積層数を200層前後にまで増やせるとの展望を示した。

 3D NANDフラッシュ技術のもっとも重要な点は、メモリセルアレイのエッチングと薄膜形成を一括して実施する製造プロセスにある。ワード線層と絶縁層を積み重ねてから、リソグラフィ技術とエッチング技術によってすべての層を貫く細長い孔をエリアアレイ(2次元マトリクス)状に一気に形成する。そして細長い孔の側壁に電荷蓄積層(チャージトラップ層)やチャンネル層などの薄膜をまとめて作製していく。この一括製造プロセスを「パンチ・アンド・プラグ(Punch and Plug)」、あるいは「メモリ・ホール・プロセス(Memory Hole Process)」と東芝は呼んでいる。

パンチ・アンド・プラグ技術によって一括して製造可能な積層数を増やすと、シリコンダイの単位面積当たりのメモリセル数が増え、したがって記憶密度が上昇し、製造コストをそれほど増やさずに、記憶容量を拡大できる。3D NANDフラッシュが圧倒的なコスト低減能力と記憶容量拡大能力を兼ね備える理由はここにある。

 だだし、1回のリソグラフィとエッチングによって開けられる孔の深さと、細長い孔の側壁に均一に薄膜を形成する技術には限界がある。しかも、孔を深くすると機械的な応力によってメモリセルアレイの高層ビルディング構造が変形する恐れが高まる。

 これらの問題を回避するために、パンチ・アンド・プラグ、あるいはメモリ・ホール・プロセスの繰り返しによってメモリセルの積層数を増やす。1回のプロセスで形成するメモリセルアレイを「スタック(Stack)」と呼び、複数のスタックを重ねることでメモリセルの積層数を一気に伸ばしていく。講演では、2個〜4個のスタックによって200層前後が実現可能だと述べていた。

1.5Tbitのシリコンダイと96TBのSSDが見えてくる

 ここでスタックの層数を64層、3個のスタックを重ねると仮定しよう。するとメモリセルの積層数は合計で192層となる。200層弱である。

 メモリセルの積層数が64層の3D NANDフラッシュ技術によって現在、512Gbit(64GB)のシリコンダイを製造できている。そしてこのシリコンダイを使って32TBの超大容量SSD(Solid State Drive)が開発されている。3個のスタックにより、単純計算では記憶容量は3倍になる。

 するとシリコンダイ当たりの記憶容量は1,536Gbit(192GB)となり、ワンチップで1.5Tbitの超々大容量NANDフラッシュメモリが実現可能となる。またSSDの記憶容量は、同じフォームファクタで96TBに達する。

さらに付け加えると、メモリセルの積層数と3Dフラッシュの記憶容量は必ずしも、比例関係にあるわけではない。これまでの開発事例からわかるように、32層から64層へと積層数が2倍に増えると記憶容量は128Gbitから512Gbitへと4倍に増えている。これは積層数を単純に増やすだけではなく、ほかにもシリコンダイ面積を節約するための技術開発がなされていることを意味する。この開発努力を加味すると、先程の記憶容量「3倍」という予想は弱すぎる。実際には「4倍以上」、つまり、2,048Gbit(2Tbit)以上をシングルダイに収容すると予想すべきだ。

 つまり、3D NANDフラッシュの記憶容量拡大トレンドは、「128層で1Tbit以上」、「192層で2Tbit以上」、となる。192層を実現することは、製造技術としてはとてつもなく難しい。難しいが不可能ではない。不可能ではないということは、リソースをつぎ込めれば、なんとかなるということを意味する。

 幸いなことに、NANDフラッシュメモリ事業はすでに毎年、膨大なキャッシュを産み出している。近い将来に、シングルダイが2Tbit(256GB)という超々大容量のNANDフラッシュメモリが実現する可能性は低くない。
 

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コメント
 
1. 2017年6月19日 16:58:57 : rkJU4oOov6 : NsyCTgkVO_g[206]
歩留まり発生率はどれ程なのだろうかと思ってしまう。

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